> См. шину как раз таки к этому буферу.

Иногда бывает и без этого буфера вообще. Железка вывешивает регион адресов, чтение с этого региона трансформируется железной логикой в SPI-команды, и прямо контроллер SPI подтягивает нужные байтики с нужного логического адреса, это прям в его железе заколочено.

Такая логика есть что в китайских SoC что даже у интела в их чипсетах кажись. И да, поток команд при этом конечно медленный, зато это просто, глупо и реализуемо целиком в железе так что проц может начальный старт себе оформить очень небольшим куском чисто хардварной логики, несмотря на такой вот интерфейс к флехе. Это медленно, но, по приколу, "прямое выполнение из SPI-NOR". Для проца он работает как обычно, ничего не зная про эту трансляцию железкой.

И даже если захочется поговорить о ширине шины того блока <-> ядро проца, там возможны самые разные варианты как хардварный блок приклеили на шину проца, какой там интерфейс и проч. Может и 8 битов быть, все равно SPI флеха и близко за AHB каким-нибудь и ядром на нем на всем скаку не угонится, тайминги у нее не те, так что широкую шину там и не требовалось особо, минус площадь кристалла стало быть.